集成电路可靠性测试系统设计

2023-08-25 来源：爱go旅游网

电子科技大学

UNIVERSITY OF ELECTRONIC SCIENCE AND TECHNOLOGY OF CHINA

学士学位论文

BACHELOR DISSERTATION

“工程实践研究”结题论文题目集成电路可靠性测试系统设计

学生姓名学号专业学院微电子与固体电子学院指导教师谢小东副教授指导单位微电子与固体电子学院

年月日

摘要

众所周知，经过多年发展，为了面向现阶段日益多元化的市场需求，半导体存储器种类也愈加繁多。当前，针对各种应用环境，现有的存储器单元也在功能性和性能上越来越多样化。

而作为一种较为常见的可编程只读半导体存储器，得益于其独特的结构，OTP（One Time Programmable）存储器具有优良的可靠性、非易失性、抗辐照性等性质，因而也被广泛应用于航空航天、密钥存储等特殊领域。本课题的目的是基于已有64Kbit反熔丝OTP存储器芯片，设计一套专用可靠性测试系统，以实现对OTP存储器在不同温度以及电流、电压环境下的可靠性测试。

本文从64Kbit反熔丝OTP存储器芯片的结构出发，进一步解释了OTP存储器的读取工作原理，分析了其读取时序，并在此基础上以电路模块的方式描述了基于FPGA（Field-Programmable Gate Array）平台的集成电路可靠性测试系统设计。

关键词：OTP存储器，集成电路可靠性测试，FPGA平台

ABSTRACT

As is universally acknowledged, in order to meet with the diverse needs of the market, semi-conductor memory has been enjoying a growing number of categories through years of development. Nowadays, based on the requirements of various kinds of application, varieties of function and performance of semi-conductor memory has been developed.

OTP ( One Time Programmable ) memory, as a kind of PROM ( Programmable Read Only Memory ), enjoys high reliability, nonvolatility and radiation-hard feature for its special structure, which makes it a wonderful choice for aerospace use and fields alike. The purpose of this project is to develop a kind of specific system for IC nonvolatility measurement, which allows us to test the nonvolatility of 64Kbit OTP ROM in different temperature, current, and voltage condition.

Based on the structure of 64Kbit OTP ROM, this paper explained how it works and described the modular design of the system on FPGA ( Field-Programmable Gate Array ) platform.

Keywords: OTP ROM, IC nonvolatility measurement, FPGA platform

第一章引言 ......................................................... 1

1.1 研究工作的背景与意义 .................................................................................... 1 1.2 常见OTP存储器特性 ........................................................................................ 3 1.3 本论文的结构安排 ............................................................................................ 4 第二章 OTP存储器原理 ................................................ 5

2.1 OTP存储器简介 .................................................................................................. 5 2.2 OTP存储器内部结构 .......................................................................................... 7 2.3 反熔丝结构 ........................................................................................................ 8 2.4 OTP存储器的工作原理及操作 ........................................................................ 10

2.4.1 OTP存储器的初始化 .............................................................................. 10 2.4.2 OTP存储器的读出 .................................................................................. 12 2.5 本章小结 .......................................................................................................... 14 第三章集成电路可靠性测试系统开发环境 .............................. 15

3.1 VHDL语言简介 ................................................................................................. 15 3.2 赛灵思FPGA开发平台简介 ........................................................................... 16 3.3 Aldec Active-HDL仿真工具简介 ...................................................................... 16 3.4 赛灵思ISE Design Suite 开发套件简介 ......................................................... 17 3.5 Altium Designer 简介 ....................................................................................... 17 3.6 本章小结 .......................................................................................................... 18 第四章基于OTP存储器的可靠性测试系统设计 .......................... 19

4.1 集成电路可靠性测试系统总体设计简介 ...................................................... 19 4.2 OTP存储器芯片接口电路 ................................................................................ 20 4.3 FPGA模块 ......................................................................................................... 22

4.3.1 FPGA模块的总体设计 ........................................................................... 22 4.3.2 UART串口通信模块设计 ....................................................................... 24 4.3.3 OTP存储器初始化及读取模块设计 ...................................................... 29 4.3.4 顶层控制模块设计 ................................................................................ 34 4.4 PC端设计 .......................................................................................................... 34 4.5 电压及温度控制模块 ...................................................................................... 35 4.6 本章小结 .......................................................................................................... 35

III

第五章集成电路可靠性测试系统的实现与测试 .......................... 37

5.1 FPGA模块代码综合 ......................................................................................... 37 5.2 集成电路可靠性测试系统功能测试 .............................................................. 38 5.3 本章小结 .......................................................................................................... 40 第六章结束语 ...................................................... 41 参考文献 ........................................................... 42 致谢 ............................................................. 43 外文资料原文 ....................................................... 44 外文资料译文 ....................................................... 45

第一章引言

1.1 研究工作的背景与意义

自从20世纪半导体器件发端以来，半导体技术的发展势头愈来愈凶猛。在摩尔定律的指导下，每隔18个月左右，半导体技术就会进行一次大范围的革新，大跨步向前发展。随着半导体行业的不断推陈出新、不断向前进步，无论是国际还是国内社会都发生了翻天覆地的变化，更多的社会价值被创造出来。随着半导体技术的不断向前发展，其在国民经济中的地位愈发地举足轻重。

半导体行业涉足的领域十分广泛，无论是在通信、多媒体领域，还是在制造业领域、国防领域，甚至于在汽车、医疗卫生以及公益领域都不难发现半导体技术的身影。半导体技术不仅仅使得社会生产不断向前发展，还大大提高了人民的生活水平，丰富了人们的物质文化生活，彻底革新了人们的工作方式和娱乐模式。在通信领域，有线通信的出现使得烽火、狼烟、书信等通信方式被彻底抛弃，使得通信成本大大降低的同时，还使实时通信成为可能。时至今日，无线通信以及数字网络的出现，不仅仅使得随时随地实时通信不再仅仅是一个梦想，还使得通信保密性与安全性大大提升。不仅如此，随着新的通信技术的来临，移动互联网大大发展，万物互联的时代也已近在眼前。

不仅仅是在通信行业。伴随着半导体技术的发展，自动化技术使得制造业效率大大提升，将人类从繁重而危险的重复性劳动中解放出来。在医疗卫生领域，电子医疗器械帮助医者更好的了解患者病情，更好地进行病情确诊与康复治疗，已然成为现代医学的左膀右臂。随着半导体行业不断的技术革新，半导体技术已然渗透到各个行业和社会的各个领域，成为了几乎全世界任何一个国家的国民经济的最重要的组成部分之一。

随着数字计算的不断发展，人们对电子产品的需求量不断加大，对数字产品的性能要求不断提升。与此同时，随着半导体技术工艺水平的不断提高、集成电路特征尺寸不断下降、处理器架构不断更新迭代，微处理器性能也已经不可同日而语，所以存储器性能也就逐渐成为制约冯·诺依曼计算机体系的主要因素之一。当下，半导体存储器可以按如下分类方式进行简单分类：

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图 1-1 半导体存储器分类

如图，半导体存储器根据其旨在掉电后是否会丧失所存储信息，在大类上可以分为易失性存储和非易失性存储。其中，易失性存储在系统对其供电时可以正常工作，但一旦掉电或者系统停止工作，存储器中保存的数据就会丢失。根据存储单元的电路结构以及其工作原理的不同，可以将易失性存储器分为两大类：静态随机存储，即SRAM，以及动态随机存储，即DRAM。SRAM以其读写灵活、方便、快速的特点，被广泛应用于当前的超级计算体系的主存模块以及微型计算机体系的高速缓冲模块等领域。相比于传统的6管SRAM存储单元，DRAM单元则要简单得多。DRAM单元由一个晶体管和一个电容器构成，通过电容器存储电荷来记录数据。但是由于电容器存在电荷泄露的问题，为了保证数据不会在系统工作时丢失或改变，DRAM存储单元需要每隔一段时间进行一次刷新操作，从而为电容器补充电荷。因此，DRAM的存储机理要相对复杂，读写速度相对与SRAM来说要慢很多，但是受益于DRAM的高集成度以及较低的成本，DRAM更适合被应用于大容量存储器的存储单元。

非易失性存储不同于易失性存储器。除非被擦除或者重新烧写数据，否则非易失性存储器内存储的数据一般不会改变，可以在系统关闭或者掉电的情况下进行数据保存。在分类方面，非易失性存储可以分为掩膜只读存储器，即MASK ROM，可编程只读存储器，即PROM，以及可擦除可编程只读存储器，即EPROM。在常见的对可擦除可编程只读存储器的改进存储器中，常见的还有电可擦除可编程只读存储器，即EEPROM，以及闪存，即Flash。MASK ROM 以一个已经记录了数据的原始掩膜版为基础，在制造过程中就已经被写入了数据，出场后数据不可更改。MASK ROM的成本低廉，适用于不需改写数据的情景。PROM对MASK ROM

第一章引言

进行了改善，解决了MASK ROM不能改写数据的问题，允许用户对数据进行一次修改，因此PROM在某些场景下也被称为一次性可编程只读存储器，即OTP ROM（One Time Programmable Read Only Memory）。OTP存储器的优势在于其高集成度与低成本，所以被广泛应用于航空航天、密钥存储等领域。EPROM为了使得PROM可以被重读烧写，采取了紫外线擦除的方式，使得数据被擦除，进而允许用户对存储器进行多次烧写。但是由于紫外线擦除的方式使得存储器效率不高，速度低下，封装成本高，EPROM只在计算机存储的历史上昙花一现，很快就被允许电擦除的EEPROM以及Flash存储单元所取代。这两种单元速度快、集成度高，相比于EPROM成本更低，现已被广泛使用于微机系统当中。

当今时代，存储器种类越来越多，存储器在微机系统中的地位也越来越重要。在微机系统中，尤其是专用微机系统中，存储器模块的故障甚至是失效，很有可能会在经济、军事等领域带来难以估量的灾难性后果，所以，在极端情况下，存储器的功能、性能可靠性测试的重要性也就显得尤为突出。

1.2 常见OTP存储器特性

作为PROM，OTP允许用户对其进行一次烧录以修改其数据。出厂后，OTP存储器内部存储的原始数据为某一定值，即全为“0”或者全为“1”。OTP存储器只允许用户一次编程，一旦编程，数据不可修改、不能擦除。OTP存储器内部的存储单元一般为熔丝结构和反熔丝结构。对于熔丝结构，其未被熔断前可导电，读出电平为低电平，如需对其编程使其读出电平为高电平，就需要施以大电流使其熔断。对于反熔丝结构，其在未被击穿前无法导电，读出电平为高电平，如需对其编程使其读出电平为低电平，就需要施以高电压使其击穿。熔丝结构一般情况下有一条熔丝连接字线和位线，出场默认为低电平。反熔丝结构存储单元一般为层叠式结构构成电容单元，出厂默认为高电平。

本课题所采用的集成电路单元为64Kbit OTP存储器，其具体的特点如下： ⑴ 具有非易失性:

OTP存储器一般具有两种状态，即未编程状态和已编程状态，其依靠电路是否导通来存储数据，故除极端情况外，数据极难被更改，掉电等情况也不会影响到其数据存储。

⑵ 具有较高的可靠性

对于常见OTP存储器来说，其击穿和熔断所需的电压、电流值相对较高，在正常状况下极难改变其状态。同时，在实验室条件下，OTP存储器的可靠性至少为40年。

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⑶ 具有较快的速度

无论是熔丝OTP存储器还是反熔丝OTP存储器，其非导通状态下的寄生电容和导通状态下的电阻的值都不大，所以相较于其他类型的存储器，在相同的工艺水平下，OTP存储器的读取时间都要小很多，读取时间甚至可以下降到纳秒量级。

⑷ 具有较高的集成度

相较于其他类型的存储器，尤其是SRAM，OTP存储器具有更简单的结构，因此单个OTP存储单元所占用的版图空间也就更小，因此基于OTP单元设计的存储器模块集成度也就更高。

⑸ 具有更好的抗辐照性能

由于OTP存储器具有较为独特的结构，其天生具有相对于其他类型的存储器来说更好的抗辐照性能，尤其是引入镜像结构后，其错误率相比其他类型的存储器下降了几个数量级，极为适合各种恶劣的工作环境。

1.3 本论文的结构安排

本文的章节结构安排如下：

第一章，对存储器的分类、功能以及工作原理进行简述，简要分析现阶段存储器的发展情况以及可靠性测试系统设计的背景环境。

第二章，对专用OTP ROM的封装类型、结构、存储原理、工作方式以及使用方式进行简要分析，介绍OTP PROM的操作方式。

第三章，基于FPGA平台，以模块化的方式，简述整个可靠性测试系统的工作原理、工作方式以及设计思路，具体介绍系统的不同模块的功能以及内部结构。

第四章，主要介绍了对整个系统功能的测试，包括在不同的电流电压和温度环境下对存储器单元的测试操作。

第二章 OTP存储器原理

由于其可靠性高、抗辐照性能好等优势，近年来，OTP存储器在密钥存储、航空航天等领域大行其道，发展迅速，应用范围越来越广泛。本章内容首先对使用的OTP存储器的功能进行了简要介绍，同时还介绍了其内部结构和工作原理，以方便后文进行系统开发的原理介绍。

2.1 OTP存储器简介

本课题采用的OTP存储器具有异步时钟、高性能的特点，数据读取时间大约在45~55ns之间，标准工作电压为3.3V，其封装外形、引脚分配如下图所示：

图2-1 OTP存储芯片管脚示意图

如图所示，该OTP存储芯片总共有28个管脚，其中，控制线共有3根，电源线共有2根，地址线共有13根，数据线共有8根，还有两根管脚为备用扩展引脚。该存储芯片的具体管脚功能如下表所示：

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表 2-1 OTP存储器管脚功能

CE 芯片使能信号，低电平有效

OE 输出使能信号，低电平有效

PE 编程使能信号，低电平有效，烧录时复用为变成电压输入端

VDD 电源电压输入端

GND 零电位输入端

A12~A0 13位地址线，A5~A3在初始化过程中复用为初始化控制信号

DQ7~DQ0 8位双向数据端口

其中，CE、PE、OE三个管脚均为低电平有效的使能控制端，使OTP芯片具有四个工作状态：无效状态、读出状态、编程状态以及三态状态。不同的使能输入对应的状态如下：

表 2-2 OTP存储器使能输入与工作状态对照表

CE OE PE 工作状态

0 0 1 编程

0 1 0 读出

0 1 1 三态

1 * * 无效

如上表所示，当片选使能信号端CE为高电平时，整个OTP芯片不工作，为无效状态。当片选使能信号端CE为低电平时，OTP存储芯片被选中，开始工作。此时，如果输出使能信号端OE为低电平，编程使能信号端PE为高电平，则OTP芯片工作在读出状态下，芯片将13位地址线输入的地址信号对应的数据读出；如

第二章 OTP存储器原理

果输出使能信号端OE为高电平，编程使能输入端PE为低电平，则OTP芯片工作在编程状态下，编程电压Vpp将13位地址线对应的地址进行数据烧录，此时编程使能信号端PE同时复用为编程电压Vpp的输入端口；如果输出使能信号端OE和编程使能信号端PE均位高电平，则芯片工作在三态状态，OTP存储器的双向数据端口对外呈现高阻状态。

2.2 OTP存储器内部结构

相较于其他SRAM等其他类型的存储器，OTP存储器的内部结构相对更家简单。其存储单元主要有两种，即熔丝结构和反熔丝结构。本课题所使用的OTP存储器采用了反熔丝结构，因此本节主要介绍反熔丝OTP存储器内部结构。

本课题所采用的OTP存储器由地址译码单元、存储阵列单元、编程电路单元、读出电路单元、控制逻辑单元以及双向数据端口所构成，其结构如下：

地址译码单元存储阵列控制逻辑单元读出电路编程电路双向数据端口图 2-2 OTP存储器内部结构

如上图所示，在OTP存储器工作时，13位地址线将地址信号发送给地址译码单元，片选使能端CE、编程使能端PE、输出使能端OE分别将对应的使能信号发送给控制逻辑单元，数据发送、接受管脚则被连接到双向数据端口，根据OTP存储器状态选择接受或者发送数据。

在OTP存储器中，存储阵列是存储器最主要的部分，是存储器的主体部分。存储阵列由众多的反熔丝结构存储单元所组成。存储阵列是整个OTP存储器用于数据存储的模块，其中的存储单元越多，其规模和容量也就越大。反熔丝存储单元为本课题使用的OTP存储器的最基本单元，可以存储1位二进制数据，每8个反熔丝存储单元为一组，用来存储一个8位的数据，构成一个字节的信息。OTP

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存储器中，每一个地址都对应一组八个存储单元，换句话说，OTP存储器的每一个地址都对应一个字节的数据。

OTP存储器的地址译码模块则是将二进制的地址数据进行译码使之成为8K位的字线控制信号并选中地址信号所对应的存储单元。在控制逻辑模块的控制下，存储器可以对所选中的存储单元进行读取或者编程操作。

OTP存储器的读出电路能够将存储阵列单元所存储的数据读出。当OTP存储器的控制逻辑单元将存储器置于读出状态下时，读出电路单元根据输入的地址，将被选中的存储单元的数据通过位线读取出来并通过双向数据端口进行输出。

OTP存储器的编程电路单元能够根据输入数据对存储阵列进行编程操作。当OTP存储器的控制逻辑单元将存储器置于编程状态下时，编程电路将根据输入的地址信号对存储单元进行编程操作，将从双向数据端口输入的8位数据写入被选中的地址单元中。

OTP存储器的双向数据端口可以对数据进行发送和接收操作，是存储器内、外部数据彼此连通的接口。当OTP存储器的控制逻辑单元将存储器置于编程状态下时，双向数据端口可以作为输入端口，将外部发送过来的数据送入到存储器内部。当OTP存储器的控制逻辑单元将存储器置于读出状态下时，双向数据端口可以作为输出端口，将被读出电路单元读出的数据送出OTP存储器。当OTP存储器的控制逻辑单元将存储器置于三态状态下时，双向数据端口对存储器内部和外部的数据都不再进行读取，呈高阻态，隔绝内外部数据通信。

OTP存储器的控制逻辑单元能够根据片选使能端CE、输出使能端OE、编程使能端PE的输入状态控制OTP存储器的工作状态，并控制OTP存储器的读出电路单元、编程电路单元以及双向数据端口的工作状态。通过不同的CE、OE、PE组合，OTP存储器的控制逻辑单元可以产生不同的控制信号，并通过控制信号开控制OTP存储器的编程和读出[1]。

2.3 反熔丝结构

OTP存储器在分类上，通过存储单元的结构不同，大致可以分为两类，即熔丝结构OTP存储器和反熔丝结构OTP存储器。熔丝结构存储器在字线和位线之间通过熔丝相连，编程时通过向熔丝结构施加大电流使得熔丝结构熔断而完成数据的烧写。反熔丝存储器一般情况下字线和位线通过电容结构相连。需要编程时，对反熔丝结构施以大电压以使其击穿完成数据烧写。

由于相较于传统熔丝结构，反熔丝结构具有更小的面积，所以集成度和成本相较于熔丝结构都有较大的提升，因此反熔丝结构OTP存储器的地位也越来越重

第二章 OTP存储器原理

要。越来越多的领域开采用反熔丝存储器的应用，

图 2-3 反熔丝存储单元结构示意

如图2-3所示，该图展示了本课题所采用的64Kbit反熔丝OTP存储器的内部存储单元的结构图。每一个存储单元由两个并联的、完全相同的反熔丝结构来构成。反熔丝结构由电容构成。反熔丝存储器在设计过程中通常采用镜像设计以降低故障率。例如，对一个64Kbit的OTP存储器来说，如果故障率为10-5，则在不采用镜像设计的64Kbit存储器中故障位的期望值为0.64，在采用镜像设计的64Kbit存储器中故障位的期望值则下降到0.0000064，故障率大大下降。在编程过程中，用户可以通过初始化，对存储单元只进行一侧烧写，也可以进行同时烧写。

在OTP存储器的读出模式下，当反熔丝结构未被击穿时，其电阻值非常大，通常可以达到1000MΩ的数量级。此时，其大电阻导致的较高的分压使得位线BL读出高电平；反熔丝结构烧断后，其电阻通常下降很多，下降到1000Ω以下的数量级，分压能力大大减小，位线BL读出电压变为低电压。

在CMOS工艺中通过将M3、M4管两个MOS管的源极、漏极和体极短接，利用栅电容来实现反熔丝结构功能。M0、M1两只MOS管则构成了保护电路。读取模式下两管关闭，对电路无太大影响，在烧录模式下两管开启，拉高反熔丝结构下端电压，避免不需编程的反熔丝结构因为电位差过高而被误烧录。M5、M6两个MOS管则被用做通路选择开关。当其中一只MOS管导通时，对应一侧的反

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熔丝结构被选通，用户可以对存储单元进行烧写或读出操作。因此，用户在对OTP存储器进行操作前需要先进行初始化操作。

2.4 OTP存储器的工作原理及操作

通过前文可知，OTP存储器共有四种工作状态：无效状态、读出状态、编程状态和三态状态。同时，对存储器进行读写操作前需要进行初始化操作。由于本课题只涉及到对OTP存储器的初始化和读操作，因此本节将从工作原理和操作方式两个方面对OTP的初始化操作和读操作的工作原理进行介绍。

2.4.1 OTP存储器的初始化

2.4.1.1 OTP存储器的初始化原理

由前文2.3节可知，OTP存储器的每一个存储单元都由两个完全镜像对称的反熔丝结构构成，每个反熔丝结构都可以被单独选通。因此，就存在左选通、右选通和全部选通。

不论用户需要对OTP存储器进行编程操作亦或是读出操作，都需要提前对存储器进行一次存储单元内部不同反熔丝结构的选通操作，这一操作也就是OTP存储器的初始化操作。在用户进行初始化操作时，13位地址线的译码操作被挂起，A5~A3三根信号线被复用为OTP存储器的初始化控制信号线，负责控制OTP存储器存储单元不同的反熔丝结构的选通状态。

表 2-3 OTP存储器选通状态对照表

A5 A4 A3 选通状态

0 0 0 两侧反熔丝结构均选通

0 0 1 只选通右侧反熔丝结构

0 1 0 只选通左侧反熔丝结构

0 1 1 两侧反熔丝结构均选通

1 * * 无效

第二章 OTP存储器原理

如上表所示，当用户在对OTP存储器进行初始化操作时，如果A5信号为高电平，则为无效的初始化状态，如果A5信号为低电平，那么当A4、A3均为低电平或均为高电平时，两侧反熔丝结构都被选通；当A4为低电平，A3为高电平时，右侧反熔丝结构被选通，左侧反熔丝结构无效；当A4信号为高电平，A3信号为低电平时，左侧反熔丝结构被选通，右侧反熔丝结构无效。

在本课题使用的64Kbit OTP存储器内部，有一组用于锁存初始化控制信号的触发器，在触发器将A5~A3地址线输入的初始化控制信号进行锁存后，就可以释放A5~A3地址线。释放A5~A3地址线后，只要这组触发器的状态没有发生改变，那么存储单元被初始化后，反熔丝结构的选通状态就永远不会改变。OTP存储器内部的触发器为由编程使能信号PE和输出使能信号OE所控制的下降沿触发器，其时钟信号的表达式为：CLK = (~PE) AND (~OE)。 2.4.1.2 OTP存储器的初始化操作

由前文不难得出，OTP存储器的初始化操作的时序图如下：

A ( 5 : 3 )PEOECE图 2-4 OTP存储器初始化时序图

由图2-4不难得知，OTP存储器的初始化操作一共有以下几个步骤： ⑴ 将片选使能信号端CE置为低电平，将OTP存储器置于工作状态。此时，编程使能信号PE和输出使能信号OE信号同时复用构成OTP存储器内部触发器的时钟信号。为了将存储器置于读出状态，可以先将编程使能端PE置为高电平，输出使能端OE置为低电平，此时OTP存储器内部触发器的时钟信号为低电平。

⑵ 将A5~A3这三根地址线复用，作为存储器初始化状态的控制信号输入管脚，根据不同的用户需求对A5~A3分别赋予不同的值并保持，直到初始化操作结束。

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⑶ 待存储器初始化控制信号A5~A3稳定后，维持输出使能信号OE为低电平不变，通过将编程使能信号PE拉低，使得OTP存储器内部触发器的时钟变为高电平，并保持一定时间。

⑷ 待编程使能信号PE变为低电平并且OTP存储器内部触发器的时钟CLK保持稳定后，将编程使能信号PE维持为低电平不变，将输出使能端OE拉高为高电平并维持一定时间。由于CLK = (~PE) AND (~OE)，此时OTP存储器内部触发器的时钟信号CLK会产生一个下降沿，同时OTP存储器的内部触发器会将通过A5~A3三根地址线输入的反熔丝结构选通控制信号进行锁存。

⑸ 待OTP存储器的内部触发器将经由A5~A3三根地址线输入的反熔丝结构选通控制信号锁存完毕后，重新将编程使能端PE恢复为高电平，将输出使能信号端OE恢复为低电平。此时OTP内部触发器的时钟信号CLK被置为低电平，OTP存储器的初始化操作完毕，地址线A5~A3被释放，OTP存储器可以重新开始下一轮的读写操作。

2.4.2 OTP存储器的读出

2.4.2.1 OTP存储器的读出原理

OTP存储器的读出操作要通过读出电路实现。OTP存储器的读出模块包括有地址变化探测模块ATD（Address Transition Detection）、脉冲宽度调整及控制信号产生模块、灵敏放大器模块SA以及DICE两级锁存器。同时结合地址译码器单元、存储阵列单元以及双向数据端口，就构成了整个读出模式下的数据通路。

ADDRESSATD脉冲宽度调整及控制信号产生灵敏放大器两级锁存器地址译码器存储阵列双向数据端口DATA 图 2-5 读出模式下的信号流示意图

如上图所示，地址变化探测模块ATD可以检测由A12~A0十三位地址线的输入是否发生了跳变，并同时为异步时序的OTP存储器的内部电路提供控制信号源。如果地址变化探测模块ATD检测到存储器的地址输入端有至少一个输入发生变化，

第二章 OTP存储器原理

则向OTP存储器内部电路发出一个脉冲信号。而脉冲宽度调整及控制信号产生模块则可以调整地址变化探测模块ATD发送来的脉冲信号宽度，并结合外部控制信号，形成后端电路灵敏放大器SA以及两级锁存器的控制信号。地址信号经过地址译码器的译码操作，将存储阵列中对应的存储单元激活，并将8位数据送入灵敏放大器SA中。灵敏放大器能够做到逻辑电平的转换，可以将存储阵列送来的状态转换为标准的逻辑高电平或者逻辑低电平。而两级锁存器则被用来缓存灵敏放大器SA输出出来的逻辑电平，从而加强存储器输出的数据的稳定性与可靠性，加强输出端扇出能力。

2.4.2.2 OTP存储器的读出操作

由前文不难得出，OTP存储器的读出操作时序图如下：

A(12:0)CEOEPEtrD(7:0) 图 2-6 OTP存储器读出时序图

由上图2-6不难得知，OTP存储器读出操作一共有一下几个步骤：

⑴ 将片选使能信号端CE置为低电平，将OTP存储器设置在工作状态。同时，将输出使能端OE置为高电平，将编程使能端PE置为低电平，使得存储器准备进入读出状态，并保持稳定，准备开始读取数据。

⑵ 当输出使能端OE被置于低电平，同时编程使能端被置于高电平。稳定后OTP存储器即进入读取状态，可以开始读取数据。

⑶ 保持输出使能端OE为低电平不变，保持编程使能端PE为低电平不变，则OTP存储器始终工作在读出状态下。此时，通过13位地址线输入地址，即可选中OTP存储器内部对应的存储单元。而在此时，OTP存储器地址线上的地址数据发生跳变，从而为存储器的读出电路提供内部控制信号源。

⑷ 如图，OTP存储器从接收到地址变化，到双向数据端口的读出数据发生变

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化，中间有一段时间间隔，这段时间就是OTP存储器的读出时间，也就是图中所示的tr，这段时间一般在45~55ns之间。

⑸ 如果需要退出读出状态，只需要将输出使能端OE置为高电平，则OTP存储器停止读出数据，如果编程使能端PE被置为低电平，则OTP存储器进入编程状态，如果PE保持高电平，则OTP存储器进入三态状态。

2.5 本章小结

OTP存储器的工作原理和操作方式是基于OTP存储器的集成电路可靠性系统设计的基础。本章内容以本课题所使用的64Kbit容量反熔丝OTP存储器为标准，介绍了常见反熔丝OTP存储器芯片，并以此为基础进行展开，介绍了它的工作原理和操作方式。

第一节，首先简要介绍了本课题所使用的64Kbit 反熔丝OTP存储器芯片的管脚并简要介绍了其对应的功能。

第二节，对OTP存储器的内部结构进行了简要分析，并介绍了OTP存储器内部的逻辑控制单元、地址译码单元、存储阵列单元、编程电路单元、读出电路单元以及双向数据端口各自的功能以及协同工作的方式。

第三节，进一步深入，介绍了反熔丝OTP存储器的存储单元，并对反熔丝结构进行了较为详细的介绍，分析了反熔丝结构的工作原理以及工作方式。

第四节，在前三节的基础上进行展开，以现实为依据，从实际应用角度出发，对OTP存储器的初始化工作原理、初始化操作方式、读出工作原理、读出操作方式以及相应的逻辑关系、时序图进行了详细的分析与介绍。

第三章集成电路可靠性测试系统开发环境

本课题在设计基于OTP存储器的专用集成电路可靠性系统时，采用了赛灵思（Xilinx）公司的FPGA开发设备，利用VHDL（Very-High-Speed-Integrated-Circuit Hardware Description Language）硬件描述语言，并基于Aldec公司的Active-HDL工具与赛灵思公司的ISE Design Suite开发套件联合仿真开发，同时基于Altium Designer进行PCB设计。在本章将着重介绍开发语言、开发环境的详细情况。

3.1 VHDL语言简介

为了满足现代数字电路的设计需求，为了迎合现代数字电路规模不断扩大、复杂度不断加深的趋势，EDA工具和HDL（Hardware Description Language）语言发展速度越来越快。相较于传统的版图、电路图，HDL的便捷、快速、简洁的特性使得它逐渐成为主流的高层次数字电路设计的描述方式。HDL具体优势如下：

⑴ HDL以行为级描述见长，能够从比较抽象的角度进行电子实体的行为描述，能够进行电子系统的早期仿真和功能验证。

⑵ HDL能够进行结构化的描述，能够具体的角度描述电子实体的结构，便于存档和共享以及分工协作。

⑶ HDL具有从抽象到具体的多个层面上对电子系统进行混合描述的能力，可以在兼顾电子系统性能、功耗、规模的基础上简化硬件电路的设计难度。

⑷ HDL所描述的实体的程序既能够通过仿真验证设计的正确性，又能够通过综合，将设计描述自动转成实在的物理设计，比如逻辑图、电路图或者FPGA和ASIC版图。

由此不难看出，HDL（硬件描述语言）可以看作是高层次、自动化设计的起点和基础。目前世界上存在多种硬件描述语言，其中较为主流的语言有VHDL（Very-High-Speed-Integrated-Circuit Hardware Description Language）和Verilog HDL（Verilog Hardware Description Language）两种。本课题所采用的VHDL语言是以1980~1986年美国国防部VHSIC（Very High Speed Integrated Circuit）集成电路研究计划为背景所诞生的。1987年12月，经过广泛意见征求之后，融合了其他HDL的优势，国际电子与电气工程协会IEEE参与了对VHDL语言的标准化并推出了第一个工业标准版本，之后于1993年退出更新版VHDL工业标准版本。

VHDL具体有以下几个优点：

⑴ VHDL语言通用性好，支持面广。由于VHDL语言是工业标准，因而受到

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普遍支持。目前，市面上的大型EDA工具都提供了VHDL语言的设计环境支持。因此，使用VHDL语言描述的设计文件可以在不同的设计工具中通用。

⑵ VHDL语言的重用性好。由于VHDL语言的描述与具体的制造工艺无关，因而这种设计的适用面也更宽。使用VHDL语言进行设计的电路模块可以在不同的设计场合重复使用。

⑶ VHDL语言的可靠性好。由于VHDL语言设计的文件兼技术文档与实体设计裕一身，可读性高，既是技术说明，又是设计实现，保证了二者的高度一致性。

⑷ VHDL语言以行为及描述见长，换句话说，VHDL语言更擅长从抽象的角度对电子系统进行功能描述，这也就意味着可以大大降低设计者的劳动量，提高设计效率[2]。

3.2 赛灵思FPGA开发平台简介

20世纪60年代中期，TI（Texas Instruments，德克萨斯州仪器，简称德仪）公司大量生产了专用集成电路，如分别面向商用和军用的74系列和54系列。这些通用IC甚至沿用至今，仍是电子工程师们电路板上不可或缺的一部分。20世纪80年代，市面上出现了PLD（Programmable Logic Device，可编程逻辑器件），与传统ASIC（Application Specified Integrated Circuit，专用集成电路）相比。PLD具有可重配置性和较短的开发调制时间，但能够实现的功能和电路都相对简单。为了迎合这一市场需求，Xilinx公司推出了第一块FPGA（Field－Programmable Gate Array，现场可编程门阵列）芯片，并在之后的几十年间迅速发展。相较于ASIC芯片，FPGA芯片具有以下几点区别：

⑴ ASIC是定制IC，内部功能已经完全固化，只能开启或者关闭不同的功能块，而FPGA是一个地地道道的可编程器件，用户可以根据自己的功能需求进行开发设计。

⑵ FPGA可重配置的灵活性是ASIC所不具有的。因此，ASIC通常适用于大型项目，而对于需要快速投入市场而且升级换代较快的小型项目，使用FPGA则更有优势[3]。

本课题所采用的FPGA开发板基于赛灵思Spartan-6系列的XC4SLX9芯片开发完成，配置XCF04 Flash存储，25MHz有源晶振，使用的UART串口芯片型号为FT232RL，支持RS232串口通信，具备32位外置扩展接口。

3.3 Aldec Active-HDL仿真工具简介

优良的仿真工具不仅提供优良的仿真性能，而且还提供多种多样的录入方式

第三章集成电路可靠性测试系统开发环境

和调试辅助功能。常见的仿真工具有Active-HDL、Modelsim、Verilog-XL、NC-Verilog等。

Active-HDL工具是由Aldec公司开发的一个开放性仿真工具。其开放性以及其较高的界面友好程度是本次课题选用该工具作为仿真工具的最主要原因。Active-HDL仿真工具支持VHDL、Verilog-HDL、System C、System Verilog和EDIF等多种格式的文件，同时支持VHDL、Verilog-HDL以及System C语言的混合仿真。

Active-HDL拥有丰富的调试、纠错手和仿真结果查看工具，设计体系大大简化了设计之中各个元素之间关系的分析与观察，设计中的内部节点、信号、变量的值都可以在诸如波形编辑器、Watch窗口、存储器观察器以及Call Stack之中进行观察分析，代码跟踪工具则可以很好地控制代码的执行[4]。

3.4 赛灵思ISE Design Suite 开发套件简介

ISE是使用Xilinx的FPGA的必备的设计工具。目前官方提供下载的最新版本是14.7。它可以完成FPGA开发的全部流程，包括设计输入、仿真、综合、布局布线、生成BIT文件、配置以及在线调试等，功能非常强大。ISE除了功能完整，使用方便外，它的设计性能也非常好，拿ISE 9.x来说，其设计性能比其他解决方案平均快30%，它集成的时序收敛流程整合了增强性物理综合优化，提供最佳的时钟布局、更好的封装和时序收敛映射，从而获得更高的设计性能。先进的综合和实现算法将动态功耗降低了10%。

ISE design suite 支持 Spartan-6、 Virtex-6、和 CoolRunner 器件，及其上一代器件系列。ISE Design Suite包括 Xilinx Platform Studio (XPS)、软件开发套件 (SDK)、包括 MicroBlaze 软处理器和外设的大型即插即用 IP 库以及完整的 RTL 到比特流设计流程。嵌入式版本可提供实现最佳设计结果所需的基本工具、技术和熟悉的设计流程。具体包括动态降低功耗所需的智能时钟门控、团队设计 (面向多站点设计团队)、设计保存 (面向时序重复性)、部分重配置选项，实现更佳系统灵活性、系统尺寸、功耗和成本。

3.5 Altium Designer 简介

Altium Designer 是原Protel软件开发商Altium公司推出的一体化的电子产品开发系统，主要运行在Windows操作系统。这套软件通过把原理图设计、电路仿真、PCB绘制编辑、拓扑逻辑自动布线、信号完整性分析和设计输出等技术的完美融合，为设计者提供了全新的设计解决方案，使设计者可以轻松进行设计，熟

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练使用这一软件必将使电路设计的质量和效率大大提高。目前最高版本为：Altium Designer 17。

Altium Designer 除了全面继承包括Protel 99SE、Protel DXP在内的先前一系列版本的功能和优点外，还增加了许多改进和很多高端功能。该平台拓宽了板级设计的传统界面，全面集成了FPGA设计功能和SOPC设计实现功能，从而允许工程设计人员能将系统设计中的FPGA与PCB设计及嵌入式设计集成在一起。由于Altium Designer 在继承先前Protel软件功能的基础上，综合了FPGA设计和嵌入式系统软件设计功能，Altium Designer 对计算机的系统需求比先前的版本要高一些。

3.6 本章小结

本章简要介绍了本课题在进行系统设计过程中所使用到的硬件描述语言、硬件开发环境以及各种软件开发平台。

第一节，简要介绍了HDL语言的优势以及VHDL语言的发展历程和强项。第二节，简要介绍了可编程器件的发展历程，并对本课题所采用的FPGA平台的规格进行了简要介绍，方便后文介绍基于该平台的开发设计。

第三节，简要介绍了Aldec公司的开发及仿真平台Active-HDL，以及本课题采用该仿真工具的考量。

第四节，则主要介绍了赛灵思公司的FPGA仿真、综合工具ISE Design Suite开发套件。

第五节，主要介绍了本课题设计PCB板所使用的PCB设计工具Altium Designer。

第四章基于OTP存储器的可靠性测试系统设计

本章主要介绍基于FPGA开发平台的集成电路可靠性测试系统的模块化的开发设计方式，包括UART串口通信电路设计、OTP存储器初始化及读出电路设计、顶层控制模块设计、电源及温度控制模块计。

4.1 集成电路可靠性测试系统总体设计简介

在本课题设计的基于64Kbit反熔丝OTP存储器的集成电路可靠性测试系统中，共包含PC机、FPGA、OTP存储器接口模块、电源及温度控制模块四个大模块，在FPGA模块中，又包含了OTP存储器初始化及读写模块、UART串口通信模块以及顶层控制模块三个小模块。

电压及温度控制OTP数据模块控制信号模块状态信号电压/温度顶层控制模块模块控制信号模块状态信号OTP数据PCOTP数据OTP接口电路状态控制信号地址信号OTP初始化及读取模块FPGA模块UART通信模块图 4-1 集成电路可靠性测试系统总体结构示意图

如上图4-1所示，集成电路可靠性测试系统的电压及温度控制模块在为OTP提供电源电压的同时，可以改变OTP电源电压的幅值以及OTP存储器芯片所处的温度范围，从而达到在不同温度环境以及电流电压条件下对OTP存储器芯片的可靠性测试的目的。本课题所使用的FPGA开发板搭载了DAC模块，可以为OTP存储器提供不同的电源电压输入，但是由于测试系统需要将OTP存储器芯片置于不同的温度环境下测试，而FPGA开发板所搭载的芯片均没有为极端环境的使用情况进行优化设计，因此无法在温度过高或者过低的环境下稳定可靠地进行工作，因此，该集成电路可靠性测试系统的OTP存储器芯片需要与FPGA开发板进行空

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间上的隔离。而OTP存储器接口电路的存在则不仅将OTP存储器芯片管脚进行了延伸，使得FPGA开发板能够与OTP存储器芯片通过数据总线、地址总线以及控制总线进行数据交换，还实现了OTP存储器芯片与FPGA开发板的空间上的隔离。

集成电路可靠性测试系统的FPGA模块共有三个子模块，分别为顶层控制模块、UART通信模块以及OTP存储器初始化及读取模块。由于本系统无需对存储器芯片进行烧录测试，因此FPGA模块中并未设计OTP存储器芯片的烧录模块。FPGA模块的OTP存储器初始化及读取模块通过使用状态控制总线和地址总线向OTP存储器接口电路发送不同的状态控制信号以及地址信号达到对OTP存储器芯片的状态控制、初始化以及读取操作。在FPGA的OTP存储器初始化及读取模块完成对OTP存储器芯片的初始化及读取操作后，与地址总线上的地址数据相对应的存储单元所存储的数据被送上数据总线，通过数据总线发送到FPGA的顶层控制模块。FPGA的顶层控制模块负责接收和发送UART串口通信模块、OTP存储器初始化及读取模块的状态信号以及二者的控制信号，同时还负责接收并锁存由数据总线发送来的OTP存储器内部8位数据，然后将8位数据以并行总线的方式发送给UART串口通信模块，再由UART串口通信模块按照固定的格式规则发送到PC端。PC端接收到由FPGA模块中UART串口通信模块的子模块的数据后，再将接收到的数据以十六进制的方式显示出来并进行数据保存。

4.2 OTP存储器芯片接口电路

由于本课题所采用的64Kbit反熔丝OTP存储器采用了扁平封装的封装类型，因此管脚分布密集，无法直接连接本课题所使用的赛灵思FPGA开发板。同时由于本课题所设计的集成电路可靠性测试系统有将OTP存储器芯片置于较高或较低的极端温度环境中，所以FPGA开发板与OTP存储器芯片需要进行空间隔离。同时考虑到集成电路可靠性测试系统的稳定性要求，因此本课题所设计的集成电路可靠性测试系统采用了“母板（FPGA开发板）+ 子板（OTP存储器芯片接口电路PCB板）”的解决方式。其中，子板，也就是OTP存储器芯片接口电路PCB板的设计图如下所示。

第四章基于OTP存储器的可靠性测试系统设计

图 4-2 OTP存储器芯片接口电路PCB板布线示意图

图 4-3 OTP存储器芯片接口电路PCB板电路示意图

如上图所示，图4-2为OTP存储器芯片接口电路PCB板的布线示意图，由于接口较为密集，采用了双层布线设计，为了打印方便并未显示敷铜层。为了防止电磁干扰与数据串扰，本课题设计的OTP存储器芯片接口电路PCB板采用了双层全板敷铜，敷铜模式为Hatched ( Tracks / Arcs ) 模式，焊盘边缘采取圆弧式包围，孵化模式为45度斜向敷铜，自动死铜移除，Top Layer和Bottom Layer的敷铜均连接到OTP存储器的接地端以使其始终处于最低电位，保证PCB板的敷铜层的电磁屏蔽效果。

本课题所设计的OTP存储器芯片接口电路PCB板使用型号为JFP-28-1.27-012的扁平封装专用集成电路测试底座搭载本课题所使用的64Kbit反熔丝OTP存储器芯片。考虑到PCB板的复用性与可扩展性，本课题使用了16×2双排直列插针作为OTP存储器芯片的扩展方式，在后期可以使用杜邦线或者32针排母进行外部连

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接。为了兼容256Kbit反熔丝OTP存储器，本课题所设计的OTP存储器芯片接口电路PCB板对OTP存储器芯片的两个闲置扩展引脚NC1~NC0也进行了布线连接。直列插针与OTP存储器芯片管脚对照如下表所示。

表 4-1 双排插针与OTP管脚对照表

OTP管脚插针编号

CE 28

OE 29

PE 16

VDD 32

GND 23

A12~A0 17、14、13、30、15、2、18、3、19、4、20、5、21

DQ7~DQ0 12、27、11、26、10、7、22、6

NC1~NC0 1、31

4.3 FPGA模块

由前文的介绍可知，在本课题所设计的基于64Kbit反熔丝OTP存储器的集成电路可靠性测试系统中，FPGA模块为整个集成电路可靠性测试系统的最重要，也是最主要的模块，本小节将着重介绍FPGA模块的设计思路及内部原理，下面将分块对FPGA模块的各个子模块进行详细介绍。

4.3.1 FPGA模块的总体设计

4.3.1.1 FPGA模块外部结构

本课题所设计的FPGA模块外部引脚如下图所示：

第四章基于OTP存储器的可靠性测试系统设计

图 4-4 FPGA模块引脚示意图

如上图所示，FPGA共有32根管脚，其中输入管脚分别为：UART串口通信发送波特率设置信号端baud_set(2:0)三根、OTP存储器读出数据输入端data(7:0)八根、时钟输入端clki一根以及使能控制端key一根；输出管脚分别为：OTP存储器芯片地址输出端add(12:0)十三根、OTP存储器片选信号输出端CE一根、OTP存储器输出使能信号输出端OE一根、OTP存储器编程使能信号输出端PE一根、UART串口信号发送端Tx一根、UART串口发送完成信号Tx_done一根、UART串口发送状态UART_state一根，，共32根管脚。 4.3.1.2 FPGA模块内部设计

在本课题所设计的集成电路可靠性测试系统中，FPGA模块共有三个子模块，分别为：OTP存储器芯片初始化及读取模块、UART串口通信模块以及顶层控制模块。

其中，OTP存储器芯片初始化及读取模块负责通过地址总线和控制总线向OTP存储器芯片接口电路模块发送OTP存储器的13位地址信号以及三个使能控制信号：片选使能信号CE、输出使能信号OE以及编程使能信号PE。通过控制OTP存储器芯片的CE、OE、PE三个信号以及地址信号，达到对存储器芯片进行初始化及读取的功能。

FPGA模块中，UART串口负责接收由OTP存储器芯片接口电路发送到FPGA模块并由顶层控制模块分发来的OTP存储器中与地址信号相对应的8位数据，同时根据要求的波特率按照UART串口通信协议将其进行发送。

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顶层控制模块是整个FPGA模块中用来协调UART串口通信模块与OTP存储器初始化与读取模块的核心。FPGA模块中的顶层控制模块通过各个模块的状态信号判断每个模块的工作状态，并根据不同模块的状态来控制不同模块的使能信号，达到对不同模块的调度。

4.3.2 UART串口通信模块设计

UART串口是目前常用的通信串口协议，本小节将从UART串口的发送规则入手，从UART串口的原理、电路设计以及其实现进行解析。 4.3.2.1 UART串口通信简介

UART，即通用异步收发传输器（Universal Asynchronous Receiver/Transmitter），是一种设备间常用的异步通信关键模块，通常用于控制计算机与串行设备的芯片。通过UART通信模块的RS-232C数据终端设备接口，计算机可以与调制解调器或者其他使用RS-232C接口的串行设备进行通信。

图 4-5 UART通信方式示意图

如上图所示，UART串口通信采用异步时钟的方式，要求上位机和下位机采用完全相同的帧格式和波特率进行数据的发送和接收。因此，在通信过程中，无论是上位机还是下位机，只需要数据发送端Tx和数据接收端Rx两条数据线就可以完成整个数据通信的过程，而不需要共享时钟。

图 4-6 UART串口通信时序

如上图所示，UART串口通信模块以时钟Clk为参考时钟，每当Clk信号产生一个时钟上升沿，则向外发送一位数据。当UART串口通信模块不发送数据时，

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Tx信号输出为高电平，开始发送后，UART串口通信模块首先发送一位低电平的起始位，使得接收端开始接收信号，然后从低位向高位依次发送八位数据的每一位信号。发送完成后，UART模块通过数据发送端Tx发送一位高电平的停止位，通知接收端停止接收。

4.3.2.2 UART串口通信模块电路原理在本课题所设计的集成电路可靠性测试系统中，由于只需要FPGA将从PROM中读取来的八位数据发送到PC端，而不需要由PC控制FPGA模块，因此FPGA也就不需要接收PC端发送来的数据，因此在FPGA模块的UART串口通信模块中不需要设计接收电路。

图 4-7 UART串口通信模块外部管脚示意图如上图所示，本课题所设计的UART串口通信模块共有17根管脚，其中输入管脚共有：波特率设置信号baud_set(2:0)共三根、数据输入端口Di(7:0)共八根、时钟信号输入端clk共一根、低电平有效的复位清零信号rst_n共一根、发送使能信号send_en共一根；输出管脚共有：数据发送端Tx共一根、发送完成信号输出端Tx_done共一根、UART串口模块工作状态信号输出端UART_state共一根。

UART串口通信模块共有两个控制端口，即低电平有效的的复位清零信号rst_n信号以及高电平有效的发送使能信号send_en信号这两个信号通过不同的组合来控制UART串口通信模块的不同工作状态。当复位清零信号被置为低电平时，整个UART串口通信模块停止工作被挂起，Tx信号被置为高电平，发送完成信号Tx_done被置为低电平，UART串口状态信号UART_state被置为低电平。当复位清零状态被置为高电平时UART串口通信模块开始工作，若send_en信号被置为低电平，则UART串口模块不发送数据，Tx信号被置为高电平，Tx_done信号被置为低电平，UART_state信号被置为低电平；若send_en信号被置为高电平，则UART串口通信模块开始发送数据，此时UART模块将由OTP存储器芯片接口电

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路发送来的8位数据按照UART通信协议的发送规则通过Tx信号输出端由低位到高位依次发送，每完成一次发送，则通过Tx_done信号输出端发送一个时钟上升沿，此时UART状态信号UART_state被置为高电平。如下表所示。

表 4-2 UART串口模块工作状态

rst_n send_en 工作状态

0 * 挂起

1 0 不发送数据

1 1 发送数据

在UART串口通信模块内部，共有波特率查找表模块、波特率发生器模块、波特率计数器模块、数据发送模块、UART状态模块、发送完成信号产生模块这六个模块。如下图所示。

图 4-8 UART串口通信模块内部示意图

如上图所示，在UART串口通信模块中，波特率查找表实质上是一个数据译码单元，三位的波特率设置信号波baud_set被送到波特率查找表模块中，经过译码，将对应的波特率的值赋给bps信号，其对应关系如下表所示。

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表 4-3 波特率查找表对应情况

baud_set 波特率/bps bps

000 9600 0001010001010111

001 19200 0000101000101011

010 38400 0000010100010101

011 57600 0000001101100011

100 115200 0000000110110001

其他 9600 000101000101011

本课题所设计的UART从串口通信模块波特率查找表基于100MHz晶振时钟频率设计，当波特率设置信号baud_set为“000”时，bps信号被赋值为“000101000101011”，UART串口通信模块以9600bps的波特率进行数据发送；当波特率设置信号baud_set为“001”时，bps信号被赋值为“0000101000101011”，UART串口通信模块以19200bps的波特率进行数据发送；当波特率设置信号baud_set为“010”时，bps信号被赋值为“0000010100010101”，UART串口通信模块以38400bps的波特率进行数据发送；当波特率设置信号baud_set为“011”时，bps信号被赋值为“0000001101100011”，UART串口通信模块以57600bps的波特率进行数据发送；当波特率设置信号baud_set为“100”时，bps信号被赋值为“0000000110110001”，UART串口通信模块以15200bps的波特率进行数据发送；当波特率设置信号baud_set为其他值时，bps信号仍然被赋值为“000101000101011”，UART串口通信模块以9600bps的波特率进行数据发送.。

波特率发生器实际相当于一个分频计数寄存器模块。在工作状态下，波特率发生器对时钟信号clk进行计数，每个时钟上升沿对寄存器内所的存储数据进行一次自加操作。同时寄存器内所存储的数据与bps信号进行比对，当计数寄存器组存储的数据增加到与bps信号数值相同时即返回初始状态，全部被置零，同时通过bps_clk信号向波特率计数器发送一个时钟上升沿。

波特率计数器实际上是为了节省寄存器资源，采用二进制编码方式，通过一

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个模11计数器实现模11状态机的状态转移功能。当bps_clk信号产生一个时钟上升沿时，波特率计数器就对内部寄存器bps_cnt所存储的数据进行一次自加操作，当内部数据计数到达“1010”时即清零，并返回初始状态，开始下一轮计数。

数据发送模块则由一个11输入的多路复用器构成，由波特率计数器内的寄存器组的信号构成多路复用器的地址输入，由顶层模块发来的8位数据D(7:0)、开始位start bit、停止位stop bit以及一位高电平的等待位共同构成其数据输入其输出则直接作为Tx信号输出。其对应关系如下表所示。

表 4-4 数据发送模块状态与发送数据对照表

bps_cnt Tx

0000 高电平等待位

0001 start bit

0010 D0

0011 D1

0100 D2

0101 D3

0110 D4

0111 D5

1000 D6

1001 D7

1010 stop bit

如上表所示，bps_cnt为波特率计数器模块中寄存器组内存储的4位状态编码

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作为多路复用器的地址输入，其与数据输入的对应关系为：当bps_cnt为“0000”时，选择高电平等待信号输出，当bps_cnt为“0001”时，选择低电平的发送起始位start bit作为输出，当bps_cut为“0010”时，选择OTP存储器的第一位数据D0作为输出，当bps_cut为“0011”时，选择OTP存储器的第二位数据D1作为输出，当bps_cut为“0100”时，选择OTP存储器的第三位数据D2作为输出，当bps_cut为“0101”时，选择OTP存储器的第四位数据D3作为输出，当bps_cut为“0110”时，选择OTP存储器的第五位数据D4作为输出，当bps_cut为“0111”时，选择OTP存储器的第六位数据D5作为输出，当bps_cut为“1000”时，选择OTP存储器的第七位数据D6作为输出，当bps_cut为“1001”时，选择OTP存储器的第八位数据D7作为输出，当bps_cut为“1010”时，选择高电平的发送停止位stop bit作为输出。

发送完成信号模块负责产生发送完成信号Tx_done，当波特率计数器模块中bps_cnt信号计数到达“1010”时，则产生一个脉冲宽度为一个时钟周期的正向脉冲。

UART状态模块则是根据UART状态以及使能信号状态产生UART状态信号UART_state。当发送使能信号send_en变为为低电平或者Tx_done变为高电平时，UART状态信号UART_state被置为低电平，当send_en被置为高电平，同时Tx_done信号未变为高电平时，UART_state保持高电平。

4.3.3 OTP存储器初始化及读取模块设计

本课题所设计的基于64Kbit反熔丝OTP存储器芯片的集成电路可靠性测试系统中，FPGA的OTP存储器初始化及读取模块主要负责OTP存储器芯片的初始化及读取操作，本模块采取时序状态机设计，通过顶层模块与整个系统协同运作。 4.3.3.1 OTP存储器初始化及读取模块简介

OTP存储器初始化及读取模块的外部设计如下图所示

电子科技大学“工程实践研究”结题论文图 4-9 OTP存储器初始化及读取模块外部管脚示意图如上图所示，OTP存储器共有20根管脚，其中输入管脚共有三根，分别为使能信号输入端En一根、时钟信号输入端clk一根、UART串口通信模块的发送完成信号输入端Tx_done一根，输出管脚共有十七根，分别为OTP存储器地址信号输出端Ao(12:0)共十三根、OTP存储器片选使能信号输出端CE一根、OTP存储器输出使能信号输出端OE一根、OTP存储器编程使能信号输出端PE一根、OTP存储器初始化及读取模块工作状态信号输出端state一根。

OTP存储器初始化及读取模块的使能信号输入端为高电平有效。当使能信号端输入低电平时，整个模块被挂起，处于不工作的状态。当使能信号输入端输入高电平时，OTP存储器初始化及读取模块开始工作。每当UART串口通信模块完成一次数据发送，Tx_done信号就会产生一个时钟上升沿，此时OTP存储器先后各做一次OTP存储器的初始化操作和读取操作。OTP存储器初始化及读取模块时序如下图所示。

图 4-10 OTP存储器初始化及读取模块工作时序

如上图所示，在OTP存储器初始化及读取模块处于工作状态下时，其一次初

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始化及读取操作有以下几个状态。

⑴ OTP存储器片选使能信号保持低电平、OTP存储器编程使能信号保持高电平、OTP存储器输出使能信号保持低电平，等待Tx_done信号产生上升沿。

⑵ Tx_done信号产生一个时钟上升沿后，OTP地址信号A(12:0)中的A5、A4、A3被赋值为“000”，准备进行反熔丝结构的双侧选通操作。

⑶ 等待OTP地址信号Ao(12:0)中的A5、A4、A3被赋值为“000”并稳定后，将OTP存储器编程使能信号PE拉低，使得OTP存储器内部触发器的时钟信号变为高电平，准备锁存A5、A4、A3上的数据。

⑷ 等待OTP存储器编程使能信号PE被拉低并保持稳定后，将OTP存储器输出使能信号OE拉高，使得OTP存储器内部触发器的时钟信号产生一个时钟下降沿，同时OTP存储器的内部触发器将地址线Ao5、Ao4、Ao3上的数据进行锁存，释放Ao5、Ao4、Ao3这三根地址线。

⑷ 将OTP存储器编程使能信号PE重新拉高，将OTP存储器输出使能信号OE重新拉低，使得OTP存储器结束初始化状态。

⑸ 地址线A5、A4、A3被释放，重新将需要读取的下一个地址赋值给OTP地址输出端A(12：0)，使得OTP存储器芯片进入读出状态，开始读取数据。 4.3.3.2 OTP存储器初始化及读取模块原理

OTP存储器初始化及读取模块共有五个子模块，分别为：时钟分频模块、状态转移模块、OTP控制模块、地址生成模块和地址输出模块，接下来将以模块化的方式分别介绍OTP存储器初始化及读取模块的每个子模块及其功能和工作方式。

图 4-11 OTP存储器初始化及读取模块内部结构示意

如上图所示，OTP存储器初始化及读取模块的五个子模块分别为：时钟分频

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模块、状态转移模块、OTP控制模块、地址生成模块以及地址输出模块。其中，地址产生模块实质上就是一个二进制计数器模块，每当Tx_done信号产生一个时钟上升沿，地址产生模块就对内部13位寄存器所存储的数据进行一次自加操作并将数据发送到地址输出模块，依次读取OTP存储器的每一位数据，直至结束。当OTP存储器初始化及读取模块计数到“1111111111111”时，对内部寄存器进行清零并停止计数。

OTP存储器初始化及读取模块的时钟分频模块和地址产生模块实质上一样，都是分频计数器。分频计数器是一个模8二进制计数器，对时钟信号clk进行分频计数，当分频计数器内部的寄存器组计数为达到最大值“111”时，cnt信号保持低电平，当分频计数器内部的寄存器组计数达到最大值“111”时，cnt信号则被拉到高电平，产生一个时钟上升沿。

OTP存储器初始化及读取模块的状态转移模块同样由一个模7二进制计数器构成，但同时也与OTP存储器初始化及读取模块的地址产生模块和时钟分频模块略有差别。每当Tx_done信号输入一个时钟上升沿，OTP存储器初始化及读取模块的状态转移模块就对状态转移模块内部寄存器组进行清零，然后开始对cnt信号进行一次计数，每当时钟分频模块发送来的cnt信号产生一个时钟上升沿，状态转移模块就对其内部寄存器组所存储的数据进行一次自加操作，当计数达到最大值“110”时，状态转移模块就对内部寄存器组不进行清零但停止计数。同时，状态转移模块会实时将内部寄存器组所存储的3位数据发送给OTP控制模块和地址输出模块。

OTP存储器初始化及读取模块的地址输出模块实质上则为一组三个的多路复用器。不论在任何情况下，地址输出模块都会将A1(12:0)的A1 0、A1 1、A1 2、A1 6、A1 6、A1 7、A1 8、A1 9、A1 10、A1 11、A1 12这10位数据直接输出到地址输出端Ao(12:0)对应的地址线上去，但是对于Ao3、Ao4、Ao5这三根地址线的数据，则需要使用到地址输出模块内部的多路复用器组实现。地址输出模块内部的多路复用器组输入端均为状态转移模块发送来的cnt_state状态信号。当且仅当cnt_state信号变为状态转移模块的最大计数值“110”时，多路复用器组会选择A1 3、A1 4、A1 5发送到Ao3、Ao4、Ao5地址输出端，否则多路复用器组会选择由OTP控制信号发送来的A2 3、A2 4、A2 5发送到Ao3、Ao4、Ao5地址输出端作为初始化所使用的反熔丝结构选通状态信号进行OTP存储器的反熔丝结构选通操作。

OTP存储器初始化及读取模块的OTP存储器控制模块是整个OTP存储器初始化及读取模块最重要、最核心的模块，也是OTP存储器初始化及读取模块功能实

第四章基于OTP存储器的可靠性测试系统设计

现的主要模块，此处将着重介绍。

OTP存储器控制模块在实质上可以理解为一个状态译码模块，通过对状态转移模块发送来的cnt_state状态信号进行译码，OTP存储器控制信号实现了对OTP存储器片选使能信号CE、编程使能信号PE、输出使能信号OE以及三根地址线Ao5、Ao4、Ao3的控制作用以及。其译码功能如下表所示。

表 4-5 OTP存储器控制模块功能对照表

cnt_state CE PE OE state A2(5:3)

000 0 1 0 1 ***

001 0 1 0 1 000

010 0 0 0 1 000

011 0 0 1 1 000

100 0 1 1 1 000

101 0 1 0 1 000

110 0 1 0 0 000

如上表所示，当cnt_state信号变为“000”时，此状态为空闲状态，是为了防止Tx_done信号与cnt信号的时钟不匹配，防止状态机每个状态保持时间不同导致整个模块功能错乱而设置的冗余状态，除了将存储器工作状态信号state置为高电平，此状态下OTP存储器控制模块不进行任何操作。当cnt_state信号变为“001”时，OTP存储器控制模块先将A2(5:3)置为“000”状态，将OTP存储器片选使能控制信号CE赋值为低电平，将OTP存储器编程使能控制信号PE赋值为高电平，将OTP存储器输出使能控制信号OE赋值为低电平，准备将OTP存储器的反熔丝结构进行双侧选通。当cnt_state信号变为“010”时，其他信号不做改变，将OTP存储器编程使能控制信号PE赋值为低电平，拉高OTP存储器内部触发器的时钟信号。当cnt_state信号变为“011”时，将OTP存储器输出使能控制信号OE赋值为高电平，OTP存储器内部触发器的时钟信号产生一个时钟下降沿，A2(5:3)被锁

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存成功。当cnt_state信号变为“100”时，再次将OTP存储器编程使能控制信号PE赋值为高电平，保证OTP存储器芯片在进入读出状态时不会丢失锁存的数据。当cnt_state信号变为“101”时，再次将OTP存储器输出使能控制信号OE赋值为低电平，使得OTP存储器芯片退出初始化状态，释放三根复用的地址线。当cnt_state信号变为“110”时，将存储器工作状态信号state置为低电平，此时地址输出模块会选择地址产生模块的数据进行输出，OTP存储器芯片进入读出状态，开始读取数据。

4.3.4 顶层控制模块设计

本课题所设计的基于64Kbit反熔丝OTP存储器芯片的集成电路可靠性测试系统中，FPGA的顶层控制模块主要负责接收和产生UART串口通信模块和OTP存储器初始化及读取模块的状态信号以及使能、清零信号，同时还负责数据的缓存和分发。

当FPGA模块的使能输入端key为低电平时，FPGA模块的顶层控制控制模块控制全部模块为挂起状态，将UART串口通信模块的复位清零信号rst_n置为低电平，将UART串口通信模块的发送使能信号send_en置为低电平，将OTP存储器初始化及读取模块的使能端En置为低电平

当FPGA模块的使能输入端key为高电平时，整个FPGA模块开始工作，此时如果OTP存储器初始化及读取模块的工作状态信号state输出高电平，则OTP存储器初始化及读取模块正在进行OTP存储器的初始化操作，顶层模块会将UART串口通信模块的发送使能信号send_en置为低电平，禁止UART串口通信模块进行数据发送，如果OTP存储器初始化及读取模块的工作状态信号state输出低电平，则OTP存储器初始化及读取模块正在进行OTP存储器的读取操作，此时顶层模块会将OTP存储器芯片接口电路发送来的数据进行缓存，同时还会将UART串口通信模块的发送使能信号send_en置为高电平，使得UART串口通信模块开始发送数据。

4.4 PC端设计

由于本课题所设计的基于64Kbit反熔丝存储器的集成电路可靠性测试系统只要求将FPGA模块从OTP存储器中读取出来的数据发送到PC端，对PC端并没有要求进行数据处理等操作，因此对PC端要求并不高。

本课题所设计的系统PC端采用了兼容性较好的Windows XP系统。由于现代很少有直接采用UART串口的PC，因此本课题采取了USB转UART串口的方式

第四章基于OTP存储器的可靠性测试系统设计

进行PC端的UART串口连接与识别。在安装USB转UART串口通信驱动后，PC端使用第三方串口通信调试助手，以16进制的方式对FPGA发送来的数据进行显示。

4.5 电压及温度控制模块

本课题所设计的基于64Kbit反熔丝存储器的集成电路可靠性测试系统要求实现在不同的温度以及电流电压环境下对OTP存储器内部数据的读取，因此本课题设计了专门的电压及温度控制模块以实现该功能。

为了实现不同电流、电压环境下对OTP存储器芯片内数据的读取，本课题使用了电流源作为电压控制模块的一部分。将电流源与FPGA模块共地后，只需将电流源的输出端连接到OTP存储器芯片接口电路的VDD排针，就可以设置不同的电源电压和电流输入。而温度控制方面，本课题选用了温度计和风枪实现该功能。通过风枪可以实现对OTP存储器芯片的加热，温度计则可以实现对OTP芯片所处环境的实时监控。

4.6 本章小结

本章内容是本文最核心的部分，也是最主要的部分。本章内容以模块化的方式，完整细致地介绍了本课题所设计的整个集成电路可靠性测试系统的原理、功能以及实现方式，并对每个模块的子模块也进行了详细的剖析与介绍。

第一节，对整个基于64Kbit反熔丝OTP存储器的集成电路可靠性测试系统进行了总体介绍，介绍其功能以及按功能分块的方式，对OTP存储器接口电路模块、FPGA模块、PC模块以及电压及温度控制模块的功能都进行了简单的介绍。

第二节，详细介绍了OTP存储器接口电路的设计方案以及实现方式，介绍了本课题所设计的OTP存储器芯片接口电路的优势，并进行了简要分析。

第三节，介绍了本课题所设计的集成电路可靠性测试系统最重要、最复杂的，也是功能实现最主要的FPGA模块。该模块共有三个子模块：UART串口通信模块、OTP存储器初始化及读取模块以及顶层控制模块。本节的第一小节详细介绍了FPGA模块的功能，并简要介绍了其分块方式和各模块的功能。本节的第二小节从UART串口通信的原理入手，介绍了UART串口通信模块的工作方式，并以此为切入点，详细介绍了UART串口通信模块的设计和实现方式。本节的第三小节，立足于第二章介绍的OTP存储器的工作原理和操作方式，详细介绍了OTP存储器初始化及读取模块的工作方式、工作原理、设计方式以及实现方式。本节的第四小节则主要介绍了FPGA模块的顶层控制模块，并介绍了其如何对UART串

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口通信模块和OTP存储器初始化及读取模块的调度和协调。

第四节，主要介绍了PC端读取FPGA通过UART串口发送来的数据的方式，并提出了行之有效的解决方案和实现方式。

第五节，介绍了本课题所设计的集成电路可靠性测试系统中电压及温度控制模块的解决方案以及实现方式。

第五章集成电路可靠性测试系统的实现与测试

在第四章中，本文着重介绍了本课题所设计的基于已有64Kbit反熔丝OTP存储器的集成电路可靠性测试系统的设计方案和实现方式，在本章，将着重介绍该系统的实现以及测试结果。

5.1 FPGA模块代码综合

在基于FPGA的设计中，最重要的就是代码的综合。很多情况下，代码通过编译只能表示代码在逻辑层次上没有漏洞，没有语法上面的错误，但并不能代表可以物理实现，而只有实现了代码的电路综合，也就代表整个系统可以正常工作在本节中，将介绍FPGA模块的物理实现和综合结果。

图 5-1 FPGA模块Technology Schematic 综合结果

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图 5-2 FPGA模块RTL Schematic综合结果

如上所示，图5-1为FPGA的Technology Schematic的综合结果，也就是利用FPGA芯片内置的资源综合出来的电路结构；图5-2为FPGA模块的RTL Schematic的综合结果，即是寄存器转换级的综合结果，是利用寄存器及基本的与非门构成的电路结构。其中，在FPGA模块的RTL Schematic的综合结果中，被标注为A区的区域为OTP存储器初始化及读取模块，被标注为B区的区域为UART串口通信模块，被标注为C区的区域为PLL锁相环模块。由于为了方便计算，本课题所设计的FPGA模块的代码是基于100MHz的时钟频率进行编写的，但本课题所使用的FPGA开发板的板载晶振只有25MHz，所以使用了一个PLL锁相环模块来对晶振进行了一次四倍频，使得时钟频率达到了100MHz。

5.2 集成电路可靠性测试系统功能测试

在本节中，将展示本课题所设计的基于64Kbit反熔丝OTP存储器的集成电路可靠性测试系统的具体功能。主要的展示方式为串口调试软件的读取数据截图。

第五章集成电路可靠性测试系统的实现与测试

图 5-2 正常情况下的读取结果

如图5-2所示，此次读取的芯片内部存储的数据为依次循环的“10011001”和“10101010”，因此读出数据应为“55”和“AA”的循环，由截图可以看出，结果正确。

图 5-3 改变电压和温度后的读取结果

如上图所示，该芯片原本内部存储的数据为“11111111”，读出结果应为“FF”，但由于提高了电源电压输入并进行了升温操作，部分数据被破坏，部分区域的数据变为“F1”，即“11110001”，由此可以看出，高温和大电压已经将存储器内部反熔丝结构破坏。综上所述，可以看出，该系统可以正常工作。

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5.3 本章小结

在本章内容中，主要展示了本课题所设计的基于64Kbit反熔丝OTP存储器的集成电路可靠性测试系统的综合结果以及电路功能测试结果。

第一节，主要介绍了FPGA模块的综合结果，并展示了FPGA模块在仿真综合工具ISE中的Technology Schematic综合结果以及RTL Schematic综合结果，并对综合后的电路图进行了简要分析。

第二节，主要介绍了整个系统的工作情况，并对系统的实测结果进行了展示。

第六章结束语

本课题以已有的64Kbit反熔丝OTP存储器为基础，提出了一整套行之有效的集成电路可靠性测试方案，并成功将该方案实现，设计并制作了一套较为优秀的集成电路可靠性测试系统。文章首先介绍了64Kbit存储器的内部结构和工作原理，并以此为基础，以模块化的方式着重介绍了基于该类型专用的集成电路可靠性测试系统的设计，并对该系统进行了基本的功能性测试。

本课题所采用的模块化设计方式简单明晰，代码可读性、可复用性的程度高，PLL锁相环的使用使得代码对不同的开发板的兼容性大大提升，在移植到其他开发平台时，代码的修改量大大下降，时间成本大幅缩减。同时，本课题所设计的系统资源占用并不算高，速度也可以达到要求，同时能够完成任务计划的全部要求。

但是本课题所设计的系统仍然有可以进行改进的地方。例如，系统的模块化设计并不彻底。对于FPGA的OTP存储器初始化和读取模块可以进一步分解为OTP存储器初始化模块和OTP存储器读取模块，这样的设计不仅仅进一步提高了代码的可复用性以及可读性，还会因为部分电路模块在其他电路模块工作时被挂起而大大下降电路的动态功耗。

本课题所设计的集成电路可靠性测试系统基本达到了预期目标，并对集成电路可靠性测试提供了一定的思路拓展。但是由于时间和能力有限，系统的性能还有提高的空间，未来还需进一步探索。

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参考文献

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[2] 李平，李辉，杜涛，谢小东.电子设计自动化技术[M]. 成都：电子科技大学出版社，2014，

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[3] 吴厚航.深入浅出玩转FPGA[M]. 北京：北京航空航天大学出版社，2013，2-5

[4] 李平，李辉，杜涛，谢小东.电子设计自动化技术[M]. 成都：电子科技大学出版社，2014，

92-93

致谢

时光荏苒，四年本科时间稍纵即逝。感谢四年来帮助过我的所有老师、同学。首先，需要感谢我的指导老师谢小东副教授。本论文的工作是在我的导师谢小东副教授悉心指导下完成的，感谢您对我的谆谆教诲，感谢您在我遇到困惑时不厌其烦的教导和支持。

同时也要感谢孟欢、潘飞两位优秀的研究生师姐、师兄的帮助。感谢你们在我遇到困难时的无私、慷慨的帮助。

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外文资料原文

外文资料译文

小尺寸多位1Kbit反熔丝OTP存储器设计

Long-zhen(李龙镇)1, LEE J H, KIM T H, JIN K H, PARK M H, HA P B, KIM Y H

摘要

相较于传统一位反熔丝存储器，一种尺寸更小、编程时间更短的多位反熔丝OTP存储器被设计了出来。本课题所提出的OTP存储器通过数据压缩技术，每一个存储单元可以存储两个连续的比特，然而传统的反熔丝OTP存储器每个存储单元只能存储一个比特的数据。由于存储阵列和行地址译码器的尺寸减小，相较于传统一位反熔丝OTP存储器，本课题基于美格纳0.18μm CMOS工艺所设计的1Kbit OTP存储器的面积下降了34%同时，由于两个连续的字节可以被压缩并被一次性烧录进入8个存储单元，相较于传统对照组，本课题所提出的OTP存储器的编程时间下降了近50%。本课题所设计的OTP存储器版图面积为214 μm×327 μm，读取电流为30.4 μA。

关键词：多位OTP，编程时间，反熔丝，存储器，数据压缩

1 简介

通过有选择性地熔断熔丝或击穿反熔丝结构，所需的数据只有一次机会可以被烧录进入OTP存储器。OTP存储器可以被逻辑处理器驱动，并嵌入到微控制器、功率集成电路、显示器驱动芯片以及CMOS图像传感器中。OTP存储器可以分类为熔丝结构OTP存储器以及反熔丝结构OTP存储器。由于在版图设计中熔丝结构常常通过金属或者多晶硅实现，因此熔丝结构被高至毫安量级的大电流熔断后的电阻范围下至几十欧姆上至数千欧姆都可能存在，甚至更高。然而另一方面，反熔丝OTP存储器的栅极氧化层被高电压击穿后，反熔丝结构的电阻可以下降到千欧量级以下。由于反熔丝OTP存储器对反熔丝结构编程时只需要几百微安的电流，而且可以按字节依次烧录，因此反熔丝OTP的使用范围也就更广泛。传统的可存储一位数据的存储单元一般有双晶体管和三晶体管两种类型，由于存储阵列和行译码器的庞大规模，传统反熔丝存储器的尺寸也很巨大。

为了减小存储阵列和行译码器的尺寸，一种利用数据压缩技术，可以存储两

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位数据存储的多位OTP存储器被提出。这种OTP反熔丝存储器的存储单元由一个开关晶体管和三个用来存储两位数据的用作反熔丝结构的PMOS电容器构成。尽管每个存储单元的面积变大了，但是由于存储阵列和行译码器的面积大大减小，该OTP存储器的整体版图面积依然会大幅下降。同时，在编程模式下，对于所提出的这种OTP存储器来说，由于压缩技术的使用使得两个字节的数据可以一次性烧录进入8个存储单元，相较于传统单元，编程时间下降了进50%。在本课题中，两种电源电压被使用，分别为逻辑电路使用的电源电压VDD（=1.8V）以及外部编程电压VPPE（=8.0V）。该1Kbit多位OTP存储器基于美格纳0.18μm CMOS工艺设计。

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