新手modelsim仿真,有个模块对两组数据进行异或(Verilog)

发布网友 发布时间:2022-04-23 21:08

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热心网友 时间:2023-10-09 17:51

首先你定义的A和B都是0到7,一共8bit 这样操作出来的结果也是8位的,你得到的L才是6位,这种代码习惯首先不好。至于异或运算,你直接查询语法资料中对于连个操作数做异或运算的运算符,然后对于综合出来的原理图核对一下。

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