verilog中多位可数据可以和一位数据进行异或吗?

发布网友发布时间：2022-04-23 21:08

共4个回答

热心网友时间：2023-10-09 17:51

可以，你先把多位数据字数按位异或，结果再与一位数据异或

热心网友时间：2023-10-09 17:51

首先编译可不可以通过，如果可以通过直接看仿真结果得出结论嘛～追问仿真结果是只与多位的最低位进行了异或，而其余的位没有变化，这不是我想要的结果，希望可以指点，谢谢

追答从仿真结果初步分析，多位的最低位进行了异或，而高位并没有进行任何运算，也就是保持不变。为了证明这一点：你还可以将程序稍加修改，改为相与（相或，同或），看高位是否发生变化，若依旧没有变化，那么以上论点成立，如果发生了变化，根据结果继续分析！

热心网友时间：2023-10-09 17:52

可以，位数低的高位补零！追问高位补0不是有问题嘛，例如a【9:0】与1进行异或，我想实现的是a中所有的数与1进行异或，求指点。。谢谢

追答那就再添加一个变量 a1【9:0】然后将a移位与1异或即a中所有的数与1进行异或结果存入a1【9:0】中

热心网友时间：2023-10-09 17:53

这么初级。。